1 ARRAYS DE DISPOSITIVOS PARA LA CARACTERIZACIÓN ESTADÍSTICA DE LOS MECANISMOS DE ENVEJECIMIENTO Revisión del estado del arte M. Nafría. Noviembre 2014 Resumen de los trabajos más relevantes

2 Agarwal, VLSI Circuits 2006 LA IDEA GENERAL DEL ARRAY Hint: Sólo para caracterización del DUT, sin estrés Mide 1 solo DUT, elegido secuencialmente en el array Selección de la columna a medir, clamp voltage en las no seleccionadas Sink and row-sense para cada fila

3 PROBLEMA Se requerirá una placa de test para definir la secuencia de medida Caida de tensión en las líneas: tensiones distintas aplicadas en los distintos DUT Solución propuesta G y D pueden accederse desde la parte superior e inferior El numero de filas (pequeño) garantiza una ‘parasitic drop’ menor de 1mV VG

4 Primer autor Publicació n AñoTecnologíaArea total chipDUT areaNum dispDistribución Infineon (Neubiberg) SchlünderIRPS2011 33x3 IMEC da SilvaIIRW201128nm HK-MG30x76um25.5x2.1um2903x30 U. Kyoto AwanoTDMR201465nm 489,2x332,8um 2 225,2x62,3um21284 DUT areas AwanoESSDERC2014180nm 1860x1920um239966 areas Resumen de arrays para fiabilidad: tecnologías y áreas

5 Schlünder et al. IRPS 2011 Primer array en el que el tiempo de relajación es el mismo para todos los DUTs Diagrama de bloques Decoder: controla la selección de DUTs para commutar entre estrés y caracterización 3 bloques de DUTs, con VG y VD independientes Contiene shift register + buffers, para asegurar flancos estables Transistores con óxidos gruesos, para evitar degradación por las elevadas tensiones (I/O devices de la tecnología usada) Level shifters, para obtener las tensiones elevadas de estrés DUT =pMOS with W=10um

6 Use of a force/sense wiring to provide the correct operation voltages for the DUTs. Dos puertas de transmisión para G y D del DUT The force/sense principle adjusts the voltage at the force pad until the voltage directly at the DUT is correct. Every possible IR-drop due to select devices and circuit path will be compensated, even in the unrealistic case that the select logic degrades. The necessary AO for this task can be attached externally. They use the Kelvin-cable configuration of an Agilent 4556C

7 Uniform recovery times:Double the entire select logic once more For the Vth extraction at a time only one DUT is switched of stress rails to characterization rails, all other DUTs stay on stress. Each DUT will be measured after different stress times, but this can easily be considered for the evaluations.

8 da Silva et al. IIRW 2011 The circuit controls stress and measurement times for accurate characterization, making all the tested devices have the same stress and measurement times. GD S Si nMOS, S conectada a tierra Arrays de nMOS y pMOS separadas, para analizar PBTI y NBTI Force/sense para compensar IR drops Swicth = 2 puertas de transmisión en serie Tensiones externas Compartido por todos DUTs Señal generada internamente Matriz 30x3

9 Temporización Tiempo de estrés y relax iguales para todos los DUTs Se añade circuito para controlar la señal de estrés/medida La selección fila/columna se realiza mediante shift-registers Señales externas de control: Clk1, Clk2, col1, row1, start-stress

10 Awano et al., TDMR 2014 (=ESSDERC 2011) Stress pipelining Tiempo estrés no es el mismo en todos los DUTs, tiempo relax si ????? Threshold voltage measurements for the DUTs are carried out in series to enable an SMU to be time-shared by all DUTs. The terminals of each DUT are individually controlled so that one of three operation modes, stress, recovery, and measurement, can be applied. Measurements are carried out sequentially over the DUTs. BTIarray DUT unit 32 DUTs/unit

11 DUT block Pass-gate switches Vss, Vstr, Vrec, and Vdd = constant voltage sources Vcc = constant current source. The control logic unit changes the configuration in accordance to the mode given from outside the chip. Operation modes: stress, recovery and measurement Se consideran también nMOS: intercambio de Vdd y Vss Vdd =1.8V, Vss=0V Vstr=0V V(DUT nominal)= 1.2V

12 Stress all DUTsMeasure one DUT, stress othersRecover all DUTs Medida de VT usando el método de corriente constante. Vdd= supply voltage, Vss=0V Modo medida Solo puede medirse un DUT, mientras el resto están en estrés o recovery mode Se mide el voltage en Vm, cuando se aplica una corriente constante en Vcc Cuando no se está midiendo ningún DUT, la corriente por Vcc se direcciona a un dummy- current drain path.

13 Pass-gate switches: consideraciones de diseño Se dimensionan relativamente grandes para soportar la corriente del DUT. minimizar el impacto de VT mismatch en la medida reducir en efecto de RTN Puede ignorarse la influencia del aging Lógica de control El modo de operación se selecciona con las señales ‘MEAS’, ‘STRS’ y ‘MSEL’ * = no importa Minimum measurement time = 100us

14 Minimizing timing variation of control signal and that of measurement timing are important for achieving reliable measurements. Entorno de medida Scripting language interface that controls an FPGA-based pattern generator. Secuencias típicas de medida Python: easy to efficiently develop and debug measurement scripts The BTIscript is converted into a pattern file that defines the transition timings of the control signals and GPIB commands that control the parametric analyzer. Pattern generator

15 Definición parámetros Medida VT fresh, en recovery mode el resto de DUTs Intervalo de medida=10ms, determinado por SPA Estres Medida VT, en recovery mode el resto de DUTs, 1000 veces Desde que se da la orden de medir hasta que se miden se espera 100us, para que Vm se estabilice t entre medida y medida, fijado por SPA Partial recovery may occur during the measurement. To minimize this recovery, the “MEAS” signal is negated immediately after the elapse of the sampling time required by the SPA

16 Awano et al., ESSDERC 2014 Timing innacuracy. Problemas para aumentar el numero de dispositivos y sus soluciones: Flip-flops are are equipped with each DUT, so that they can keep the state of the individual DUT Mejora del BTIarray del TDMR, aumentando el número de dispositivos a 4K 2011 2014

17 Impact of leakage current. As we increase the number of devices in the array, the leakage current of the pass-gate switches increases and it flows into the DUT under measurement. Although the leakage current of a switch is very small, the leakage currents add up and becomes an another unignorable error source when the number of devices becomes very large. Dummy paths into which the leakage current flows have been added so that they prevent the leakage currents from flowing into the DUT. 2011 2014

18 Configuraciones de los interruptores en los distintos modos de operación VSS, VSTR, VREC, VDD, VBIAS = V’s constantes VCC = corriente constante VDD = alimentación, VSS=0V Fuerzan I=VCC por la fuente VT

19 Corriente procedente de los DUTs en estrés hacia el DUT en medida Cambia Vm>VT (error) VDD VT ~VT Corrección del efecto de las corrientes de pérdidas