1 Automatyczne testowanie w układach FPGAprof. dr hab. inż. Kazimierz Wiatr Katedra Elektroniki Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki AGH

2 ZAGADNIENIA: Potrzeba automatycznego testowania Testowanie wbudowaneStandaryzacja sprzętu do testowania Sprzęg IEEE w układach FPGA Tryby pracy rejestrów sprzęgu JTAG Redukcja informacji w testowaniu układów cyfrowych Podsumowanie

3 POTRZEBA AUTOMATYCZNEGO TESTOWANIAFazy testowania Metody klasyczne Koncepcja współpracy układu z testerem Testowanie wbudowane Standaryzacja sprzętu do testowania Sprzęg IEEE w układach FPGA Tryby pracy rejestrów sprzęgu JTAG Redukcja informacji w testowaniu układów cyfrowych Podsumowanie

4 FAZY TESTOWANIA UKŁADÓW ELEKTRONICZNYCHPowstawanie urządzenia: projekt logiczny implementacja i symulacje projekt technologii opracowanie testów wykonanie testowanie Użytkowanie urządzenia: testowanie OFF LINE testowanie ON LINE (czas rzeczywisty!!)

5 METODY KLASYCZNE TESTOWANIA UKŁADÓW CYFROWYCHOscyloskop wielokanałowy Analizator stanów logicznych Pamięć diagnostyczna Emulatory Testery specjalizowane

6

7

8 WADY KLASYCZNYCH METOD TESTOWANIATestowanie czasochłonne Badania bardzo drogie Długie ciągi słów testowych Długie ciągi słów z odpowiedzią Znaczny czas transmisji pomiędzy testerem a układem badanym

9 KONCEPCJA WSPÓŁPRACY TESTERA WBUDOWANEGO Z TESTEREM ZEWNĘTRZNYM

10 TESTOWANIE WBUDOWANE Potrzeba testowania wbudowanegoPotrzeba automatycznego testowania TESTOWANIE WBUDOWANE Potrzeba testowania wbudowanego Wady testowania wbudowanego Metody projektowania dla testowania Wprowadzenie elementów nadmiarowych Podział na makrobloki Wybór punktów strategicznych Standaryzacja sprzętu do testowania Sprzęg IEEE w układach FPGA Tryby pracy rejestrów sprzęgu JTAG Redukcja informacji w testowaniu układów cyfrowych Podsumowanie

11 POTRZEBA TESTOWANIA WBUDOWANEGO BIST Built In System TestingEliminacja drogich zewnętrznych narzędzi diagnostycznych Zmniejszenie czasu detekcji i lokalizacji uszkodzeń Zredukowanie czasu naprawy uszkodzonych układów Ograniczenie cennego czasu pracy specjalistów od testowania Eliminacja testowania ostrzowego Możliwość testowania ON LINE

12 WADY TESTOWANIA WBUDOWANEGO BISTWzrost kosztu urządzenia o cenę wbudowanego testera Konieczność ograniczenia stopnia złożoności wbudowanego układu testującego Integracja procesu projektowania układu zasadniczego z projektowaniem testera wewnętrznego Spowolnienie pracy układu pierwotnego

13 METODY PROJEKTOWANIA DLA TESTOWANIA DFT Design For TestingWprowadzenie nadmiarowych elementów TIE Test Interface Element Wyznaczenie strategicznych punktów sterujących Wyznaczenie strategicznych punktów obserwacyjnych Podział na makrobloki

14 WPROWADZENIE ELEMENTÓW NADMIAROWYCH TIE

15 PODZIAŁ NA MAKROBLOKI Ograniczenie wielkości dla automatycznych generatorów testów Poprawa sterowalności i obserwowalności Jednorodne bloki mają uproszczony model uszkodzeń Każdy makroblok: testowalny niezależnie dostępny z zewnątrz jednorodny funkcjonalnie rozłączny z innymi makroblokami

16 ELEMENTY TIE POMIĘDZY MAKROBLOKAMI

17 WYBÓR STRATEGICZNYCH PUNKTÓW STERUJĄCYCH I OBSERWACYJNYCHPrzykładowe strategiczne punkty sterujące: Zegar, zerowanie przerzutników, liczników, itp Wejścia selekcji danych do multiplekserów itp Sterowanie trzecim stanem Wejścia zezwolenia/zatrzymania mikroprocesorów Linie magistral danych, adresów i sterowania Przykładowe strategiczne punkty obserwacyjne: Linie sterujące (kluczowe !!) niedostępne z zewnątrz Wyjścia przerzutników, liczników itp Wyjścia układów skupiania danych (kodery, multipleksery itp.) Węzły logicznej redundancji i linie o wysokiej obciążalności Ścieżki podstawowych sprzężeń zwrotnych

18 STANDARYZACJA SPRZĘTU DO TESTOWANIAPotrzeba automatycznego testowania Testowanie wbudowane STANDARYZACJA SPRZĘTU DO TESTOWANIA Cechy wbudowanego sprzęgu Ścieżka brzegowa sterująco-obserwacyjna Potrzeba standaryzacji Podzbiory magistrali IEEE1149 Tryby pracy sprzęgu JTAG Architektura interface’u Sprzęg IEEE w układach FPGA Tryby pracy rejestrów sprzęgu JTAG Redukcja informacji w testowaniu układów cyfrowych Podsumowanie

19 CECHY WBUDOWANEGO SPRZĘGU DO TESTOWANIAWykorzystywanie minimalnej liczby dodatkowych wejść/wyjść Testowanie z zewnątrz połączeń struktury z obudową Testowanie z zewnątrz struktur na module Testowanie systemów wielomodułowych Współpraca testera zewnętrznego z testerem wewnętrznym

20 ŚCIEŻKA BRZEGOWA STERUJĄCO-OBSERWACYJNA BSCAN Boundary SCAN

21 POŁĄCZENIE KILKU UKŁADÓW ZE ŚCIEŻKĄ BSCAN

22 POTRZEBA STANDARYZACJI SPRZĘGU DO TESTOWANIAMAGISTRA TM-ETM Test and Maintenance; Element Test and Maintenance program militarny VHSIC Very High Speed Integrated Circuits MAGISTRALA TURINO T BUS firma Logical Solutions Technology MAGISTRALA JTAG BSCAN Boundary Scan Join Test Action Group IEEE 1149

23 PODZBIORY MAGISTRALI P1149

24 IDEA TESTOWANIA ZA POMOCĄ SPRZĘGU IEEE1149.1 - JTAG

25 TRYBY PRACY REJESTRU BSCAN W SPRZĘGU JTAG

26 RODZAJE TESTOWANIA SPRZĘGIEM JTAG

27 ARCHITEKTURA INTERFACE’U JTAG

28 SPRZĘG IEEE1149.1 W UKŁADACH FPGAPotrzeba automatycznego testowania Testowanie wbudowane Standaryzacja sprzętu do testowania SPRZĘG IEEE W UKŁADACH FPGA Architektura sprzęgu dla FPGA Komórka sprzęgu dla jednego układu we/wy Implementacja w układach XC4000 Układy FPGA ze sprzęgiem JTAG Tryby pracy rejestrów sprzęgu JTAG Redukcja informacji w testowaniu układów cyfrowych Podsumowanie

29 ARCHITEKTURA SPRZĘGU P1149.1 DLA UKŁADÓW FPGA

30 BLOK WE/WY UKŁADU XC4000

31 KOMÓRKA SPRZĘGU JTAG DLA JEDNEGO UKŁADU WE/WY

32 IMPLEMENTACJA SPRZĘGU JTAG W UKŁADACH XC4000

33 WYPROWADZENIA UKŁADU XC4003

34 ELEMENT BIBLIOTECZNY BNDSCAN UAKTYWNIAJĄCY WBUDOWANY SPRZĘG JTAG W UKŁADACH XC4000

35 INSTRUKCJE STANDARDU IEEE 1149.1EXTEST OBOWIAZKOWA REJESTR BRZEGOWY DO/Z OTOCZENIA INTEST REJESTR BRZEGOWY DO/Z LOGIKI SAMPLE REJESTR BRZEGOWY DO/Z UKŁADY I/O BYPASS REJESTR OBEJŚCIOWY INCODE REJESTR IDENTYFIKACJI RUNBIST REJESTR BRZEGOWY-IZOLUJE SAMOTESTUJĄCY UKŁAD

36 UKŁADY FPGA Z ZAINSTALOWANYM SPRZĘGIEM IEEE1149.1XILINX XILINX ALTERA ATMEL LUCENT INSTRUKCJA XC VIRTEX FLEX AT ORCA EXTEST x x x x x SAMPLE x x x x x USER x x x USER x x x READBACK x x x CONFIGURE x x x BYPASS x x x x x INTEST x IDCODE x RUNBIST x

37 KONFIGUROWANIE UKŁADÓW FPGA W TRYBIE ISP In System Programming Z WYKORZYSTANIEM SPRZĘGU JTAG

38 TRYBY PRACY REJESTRÓW SPRZĘGU JTAGPotrzeba automatycznego testowania Testowanie wbudowane Standaryzacja sprzętu do testowania Sprzęg IEEE w układach FPGA TRYBY PRACY REJESTRÓW SPRZĘGU JTAG Instrukcja BYPASS Instrukcja EXTEST Instrukcja INTEST Instrukcja SAMPLE Instrukcja USER Redukcja informacji w testowaniu układów cyfrowych Podsumowanie

39 AKTYWNY REJESTR BYPASS INSTRUKCJA BYPASS

40 BADANIE JEDNEGO WYBRANEGO UKŁADU

41 AKTYWNY REJESTR BSCAN INSTRUKCJA EXTEST TESTUJĄCA POŁĄCZENIA UKŁADU Z OBUDOWĄ

42 AKTYWNY REJESTR BSCAN INSTRUKCJA INTEST TESTUJĄCA LOGIKĘ Z POZIOMU REJESTRU BSCAN

43 AKTYWNY REJESTR BSCAN INSTRUKCJA SAMPLE PRZEPISUJĄCA STAN UKŁADÓW WE/WY DO REJESTRU BSCAN

44 AKTYWNE REJESTRY WEWNĘTRZNE TIE INSTRUKCJA USER TESTUJĄCA WNĘTRZE BLOKU LOGIKI

45 MAKROBLOKI LOGIKI UŻYTKOWEJ PRZEDZIELONE ŁAŃCUCHAMI REJESTRÓW TIE

46 PRZEBIEG SYGNAŁÓW DLA INSTRUKCJI SAMPLE

47 PRZEBIEG SYGNAŁÓW DLA INSTRUKCJI EXTEST

48 W TESTOWANIU UKŁADÓW CYFROWYCHPotrzeba automatycznego testowania Testowanie wbudowane Standaryzacja sprzętu do testowania Sprzęg IEEE w układach FPGA Tryby pracy rejestrów sprzęgu JTAG REDUKCJA INFORMACJI W TESTOWANIU UKŁADÓW CYFROWYCH Prosta metoda oscyloskopowa Zliczanie jedynek Zliczanie zboczy Analiza sygnatur Wbudowane analizatory sygnatur Podsumowanie

49 PROSTA METODA OSCYLOSKOPOWA

50 ZLICZANIE JEDYNEK W CIĄGACH SYGNAŁÓW

51 ZLICZANIE ZBOCZY W CIĄGACH SYGNAŁÓW

52 IDEA ZLICZANIA SYGNATURY W CIĄGACH SYGNAŁÓW

53 PRAKTYCZNY UKŁAD ANALIZATORA SYGNATURDługość słowa 16 lub 32 bity Bardzo małe prawdopodobieństwo maskowania błędnych sekwencji Sprzężenia ze specjalnie wybranych bitów bity 7, 9, 12 i 15 poprzez EXOR na wejście dla analizatora 16 bitowego Redukcja informacji dla ciągu 10s x 200MHz =2x109 bitów do 16 bitów tj. 108 razy Wyposażone w układ startu i stopu oraz komparator do porównania z sygnaturą wzorcową, a analizatory stacjonarne w wyświetlacz i kod HP

54 ZASTOSOWANIE RÓWNOLEGŁEGO GENEROWANIA TESTÓW I CZYTANIA SYGNATUR ODPOWIEDZI

55 PODSUMOWANIE Potrzeba automatycznego testowaniaRedukcja informacji w testowaniu układów cyfrowych Testowanie wbudowane Standaryzacja sprzętu do testowania Sprzęg ieee w układach FPGA Tryby pracy rejestrów sprzęgu JTAG PODSUMOWANIE

56 PODSUMOWANIE Automatyczne testowanie jest koniecznym składnikiem nowoczesnych systemów cyfrowych Umieszczenie elementów testujących wewnątrz układów pozwala na znaczne uproszczenie wektorów testujących i odczytywanych odpowiedzi Testowanie wbudowane zapewnia szybkie i w miarę tanie testowanie poszczególnych układów i całych systemów Wynikiem tego jest pełniejsze testowanie funkcjonalne oraz objęcie testowaniem wszystkich układów Testowanie wbudowane pozwala na testowanie układów i systemów w trybie ON LINE (czas rzeczywisty !!!)

57 Dziękuję za uwagę