1 Organización de ComputadorasHiperpipeline Superescalares

2 Extensión del pipeline para manejar operaciones multiciclo (unpipelined)

3 Extensión del pipeline para manejar operaciones multiciclo (pipelined)Unidad Funcional Latencia Intervalo de iniciación Integer ALU 1 FP add 4 FP/integer multiply 7 FP/integer divide 25

4 Continuación 1- Aún pueden existir riesgos estructurales dado que la unidad de división no está implementada con pipeline. 2- Debido a que las instrucciones tienen variados tiempos de ejecución, el número de escrituras requeridos en un ciclo puede ser mayor que 1. 3- Son factibles los riesgos WAW, dado que las instrucciones alcanzan la etapa WB fuera del orden de iniciación. 4- Las instrucciones se completan en un orden distinto al de iniciación. 5- Debido a las latencia de operaciones mas largas los riesgos RAW son mas frecuentes.

5 Stalls RAW Ejemplo típico de secuencia de código de FP mostrando los stalls que surgen de los riesgos RAW.

6 Más puertos de escritura? ! Tres instrucciones tratan de realizar un write back a los registros de FP simultaneamente.

7 Hiperpipeline Subdividir aun mas el trabajo en un mayor númerode etapas. Típicamente etapas de acceso de memoria y otras factibles de subdividir. Se obtienen frecuencias de reloj muy altas

8 El pipeline del MIPS R4000 IF-Primera mitad de búsqueda de instrucción. Selección de Pc, inicio de acceso IS-segunda mitad de búsqueda de instrucción. Completa acceso. RF-Decodificación de instrucción. Chequeo de hit. EX-Ejecución. DF-Busqueda de dato. Primera mitad de acceso a cache de datos. DS-Segunda mitad de búsqueda de datos. Compleción de acceso a cache de datos. TC-Chequeo de Tag. Determinación de hit. WB-Write Back.

9 La estructura del R4000 lleva a un load delay de 2 ciclos

10 Procesadores Superescalares

11 Latencias de Saltos

12 Camino de datos superescalar: Algoritmo de TomasuloBuffers y control distribuido con unidades funcionales. Buffers llamados estaciones de reserva (RS). Acceso a registros es reemplazado por valores o punteros a estaciones de reserva. Resultados a unidades funcionales via RS con broadcast sobre un bus común de datos (CDB). Load y store tratados como unidades funcionales.

13 Camino de datos FP superescalar

14 Información en las estaciones de reserva

15 Ejemplo Riesgos RAW: resueltos por copia de punteros en RS a espera de valores a calcular. Riesgos WAR y WAW: eliminados por copia de operandos o punteros en RF

16 Estado cuando todas las instrucciones se han despachado pero solo laPrimera instrucción load se ha terminado.

17 Organización de ComputadorasArquitecturas Very Long Instrucction Word (VLIW) Arquitecturas Multithreading (MT)

18 Clasificación de Arquitecturas de Computadoras de FlynnSingle instruction, single data stream (SISD) Multiple instruction, single data stream (MISD) Single instruction, multiple data streams (SIMD) Multiple instruction, multiple data streams (MIMD)

19 Procesadores SISD Un único flujo de instrucciones se ejecuta sobre unúnico flujo de datos. Corresponde a todos los procesadores convencionales, incluyendo a los superescales. Ejemplos: MIPS 32, Intel Pentium 4, Intel Core 2 solo.

20 Procesadores SIMD Un único flujo de instrucciones se ejecuta sobre unvarios flujos de datos. Típicamente es una CPU que dispone múltiples elementos procesadores con datos almacenados localmente en cada elemento procesador. Ejemplo: Illiac IV

21 Multiprocesadores MIMDFuertemente Acoplados Memoria Compartida: un espacio de direcciones UMA(Uniform Memory Access): SMP (Symmetric Multiprocessors) NUMA(Non UMA(Uniform Memory Access) Debilmente Acoplados Memoria Distribuida

22 Multiprocesadores conectados por un único bus

23 Multiprocesadores conectados por una Red

24 Algunas Topologías de Red

25 Árbol

26 Anillo

27 Más Topologías

28 Clusters El acoplamiento es aún más débil.Agrupamiento de computadoras estandar. N CPU-MEMORIAS, N Sistemas Operativos.

29 Frecuencia de los distintos tipos de computadoras.

30 Coherencia en MultiprocesadoresCaches ahorran ancho de banda Compartir datos y modificarlos: coherencia Protocolos Snooping Directorio

31 Coherencia en MultiprocesadoresMultiprocesador de un único bus interno usando coherencia por snooping

32 Protocolo Write-Invalidate

33

34 Arquitectura VLIW (Very Long Instruction Word)El compilador genera una palabra que contiene varias instrucciones que se pueden ejecutar en paralelo.

35 Procesamiento Multihilo (MT o multithreading)Ejecución concurrente de múltiples hilos (threads) de procesamiento, pertenecientes a un mismo programa o a diferentes programas. Esto puede verse como una ejecución alternada de instrucciones de cada uno de los hilos. Diferentes Políticas de Multithreading “CMP” (On-Chip MultiProcessor), “CMT” (Coarse-Grained MultiThreading), “FMT” (Fine-Grained MultiThreading), “SMT” (Simultaneous MultiThreading).

36 “SMT” (Simultaneous MultiThreading)Se ejecutan instrucciones de varios hilos distintos en un mismo ciclo de reloj. No es necesario duplicar unidades funcionales. El procesador coordina a las instrucciones que se ejecutan en forma paralela sobre las distintas unidades.

37 Visión de la arquitecturaModelo de Memoria Compartida

38 Desperdicios Vertical y HorizontalHilo 1 Hilo 2 Ciclos de Reloj

39 Pipeline SMT

40 Requerimientos para SMTPipeline básico no cambia Recursos replicados Program counters Register Maps Recursos compartidos Register files Cola de instrucciones Caches TLBs Predictores de saltos

41 Enfoque de Intel

42 Caches Compartidas competitivamente